| English | Russian |
| and-gate | И-элемент (ssn) |
| and-gates | И-элементы (ssn) |
| cashew gate with arc geometry | логический элемент "Кешью" дуговой геометрической формы (Очередной нестандартный программёрский термин Konstantin 1966) |
| clocked SR latch with NAND gates | синхронный RS-триггер на элементах И-НЕ (ssn) |
| clocked SR latch with NAND gates | тактируемый RS-триггер на элементах И-НЕ (ssn) |
| clocked SR latches with NAND gates | синхронные RS-триггеры на элементах И-НЕ (ssn) |
| clocked SR latches with NAND gates | тактируемые RS-триггеры на элементах И-НЕ (ssn) |
| code quality gates | правила проверки качества кода (SonarQube Alex_Odeychuk) |
| Combinational logic circuits, described earlier, have the property that the output of a logic block is only a function of the current input values, assuming that enough time has elapsed for the logic gates to settle | как обсуждалось ранее, комбинационные логические схемы обладают следующим свойством: выход логического блока является функцией только текущих входных значений, при этом предполагается, что прошло достаточно времени для установления режима логического элемента (см. Digital Integrated Circuits – A Design Perspective 2/e by Jan M. Rabaey, Anantha Chandrakasan, Borivoje Nikolić 2003 ssn) |
| comparison of the gate netlist with the reference model | сравнение списка соединений логических элементов с эталонной моделью (ssn) |
| defining quality gates | определение границ качества (ssn) |
| defining quality gates/bug bar | определение границ качества/порога ошибок (ssn) |
| discrete logic gate | дискретный логический элемент (ssn) |
| fanin gate | предшествующий элемент (элемент, выход которого управляет входами некоторых последующих элементов ssn) |
| fanout gate | последующий элемент (элемент, входы которого управляются выходами некоторых предшествующих элементов ssn) |
| field-programmable gate array | ПЛМ типа FPGA (ssn) |
| field-programmable gate array | программируемая логическая матрица типа FPGA (ssn) |
| field-programmable gate array | программируемая пользователем матрица логических элементов (ssn) |
| for example, the DEC Alpha EV6 microprocessor has a maximum logic depth of 12 gates | Например, максимальная глубина логики микропроцессора DEC Alpha EV6 равна 12 логическим элементам (см. Digital Integrated Circuits – A Design Perspective 2/e by Jan M. Rabaey, Anantha Chandrakasan, Borivoje Nikolić 2003) |
| functional dependency gate output | выход функционально зависимых переходов (ssn) |
| gate expansion | расширение элементов (ssn) |
| gate level | уровень вентилей (уровень абстракции цифровых HDL ssn) |
| gate level design | проектирование на уровне логических элементов (ssn) |
| gate level design | проектирование на вентильном уровне (ssn) |
| gate level diagnostics | диагностика на уровне логических вентилей (ssn) |
| gate netlist | список соединений логических элементов (ssn) |
| grid gate | шлюз грида (ssn) |
| implementation of S-of-P expressions using NAND gates | реализация дизъюнктивных нормальных форм с помощью элементов И-НЕ (ssn) |
| implementation of sum-of-products expressions using NAND gates | реализация дизъюнктивных нормальных форм с помощью элементов И-НЕ (ssn) |
| interrupt gate | логический элемент прерываний (ssn) |
| interrupt gate | логический элемент обслуживания прерываний (ssn) |
| interrupt gate | коммутатор прерывания (ssn) |
| logic gates | логические элементы (ssn) |
| logic gates | логические вентили (ssn) |
| logic gates to settle | установление режима логического элемента (ssn) |
| major disadvantage of the static gate | основной недостаток статического элемента (ssn) |
| NAND gate | элемент НЕ-И (ssn) |
| NAND gate latch | триггер-защёлка на элементах И-НЕ (ssn) |
| NAND gate latch | защёлка на элементах И-НЕ (ssn) |
| NAND gate latches | триггеры-защёлки на элементах И-НЕ (ssn) |
| NAND gate latches | защёлки на элементах И-НЕ (ssn) |
| NAND gates | вентили НЕ-И (ssn) |
| NOR gate | элемент НЕ-ИЛИ (ssn) |
| NOR gate | логический элемент НЕ-ИЛИ (ssn) |
| NOR gate | вентиль НЕ-ИЛИ (ssn) |
| NOR gate latch | триггер-защёлка на элементах ИЛИ-НЕ (ssn) |
| NOR gate latch | защёлка на элементах ИЛИ-НЕ (ssn) |
| NOR gate latches | триггеры-защёлки на элементах ИЛИ-НЕ (ssn) |
| NOR gate latches | защёлки на элементах ИЛИ-НЕ (ssn) |
| NOR gates | вентили НЕ-ИЛИ (ssn) |
| or-gate | ИЛИ-элемент (ssn) |
| or-gates | ИЛИ-элементы (ssn) |
| quality gates | проверка качества для завершения фазы (тестирования ssn) |
| quality gates | границы качества (ssn) |
| quality gates | проверка качества на этапе приёмочного тестирования (financial-engineer) |
| security gates | правила проверки безопасности (правила задают количество уязвимостей в коде для каждой группы критичности. Если анализатор найдёт в коде заданное или большее количество уязвимостей, то запрос на слияние изменений или сборка кода будут заблокированы. Alex_Odeychuk) |
| SR flip-flop using NAND gates | RS-триггер на основе вентилей И-НЕ (ssn) |
| SR flip-flop using NAND gates | RS-триггер на основе вентилей НЕ-И (ssn) |
| SR flip-flops using NAND gates | RS-триггеры на основе вентилей И-НЕ (ssn) |
| SR flip-flops using NAND gates | RS-триггеры на основе вентилей НЕ-И (ssn) |
| SR latch with NAND gates | RS-триггер на элементах И-НЕ (асинхронный ssn) |
| SR latch with NOR gates | RS-триггер на элементах ИЛИ-НЕ (асинхронный ssn) |
| SR latches with NAND gates | RS-триггеры на элементах И-НЕ (асинхронные ssn) |
| SR latches with NOR gates | RS-триггеры на элементах ИЛИ-НЕ (асинхронные ssn) |
| stateful gate | логическая схема с "защёлкой" (ssn) |
| stateful gate | логический элемент с фиксацией состояния (ssn) |
| stateful gate | логический элемент с "защёлкой" (ssn) |
| stateful gate | логическая схема с фиксацией состояния (ssn) |
| stateless gate | логическая схема без фиксацией состояния, логическая схема без "защёлки" (ssn) |
| stateless gate | логический элемент без фиксации состояния, логический элемент без "защёлки" (ssn) |
| static gate | статический логический элемент (ssn) |
| static gate | статический элемент (ssn) |
| static gates | статические элементы (ssn) |
| task gate | элемент переключения задач (ssn) |
| task gate | коммутатор задачи (ssn) |
| task gate | логический элемент переключения задач (ssn) |
| task gate | логический элемент задач (ssn) |
| the second input of the NOR gates is connected to the trigger inputs S and R, that make it possible to force the outputs Q and not Q to a given state | Второй вход вентилей НЕ-ИЛИ соединяется со входами триггера S и R, что позволяет принудительно перевести выходы Q и не Q в нужное состояние (см. Digital Integrated Circuits – A Design Perspective 2/e by Jan M. Rabaey, Anantha Chandrakasan, Borivoje Nikolić 2003) |
| this circuit is similar to the cross-coupled inverter pair with NOR gates replacing the inverters | Данная схема похожа на схему из пары инверторов с перекрёстными обратными связями, в которой вместо инверторов использованы вентили НЕ-ИЛИ (см. Digital Integrated Circuits – A Design Perspective 2/e by Jan M. Rabaey, Anantha Chandrakasan, Borivoje Nikolić 2003 ssn) |
| time division gate | временной селектор (ssn) |
| trap gate | логический элемент ловушек (ssn) |
| trap gate | логический элемент обслуживания ловушек (ssn) |
| trap gate | коммутатор перехвата (ssn) |
| truth table of the gate | таблица истинности вентиля (ssn) |
| truth table of the gate | таблица истинности логического элемента (ssn) |
| verification of the gate netlist against reference model by simulation | проверочное сравнение списка соединений логических элементов с эталонной моделью средствами моделирования (ssn) |
| YES/NO gates | логические элементы ДА / НЕТ |
| YES/NO gates describing success and failure of some operations | логические элементы ДА / НЕТ, описывающие успех и неудачу некоторых операций |
